離2021年湖南涉外經(jīng)濟(jì)學(xué)院專升本考試已經(jīng)過(guò)去有一段時(shí)間了，最近備考專升本考試的同學(xué)都準(zhǔn)備得怎么樣了？小編整理了2020年的湖南涉外經(jīng)濟(jì)學(xué)院專升本《EDA技術(shù)》考試大綱，希望對(duì)大家的復(fù)習(xí)有所幫助。跟著小編看下去吧。

湖南涉外經(jīng)濟(jì)學(xué)院2020年“專升本”

《EDA技術(shù)》考試大綱(修訂)

　　一、總體要求

　　1. 知識(shí)要求：了解EDA技術(shù)的基本概念、發(fā)展現(xiàn)狀及趨勢(shì)。熟悉Quartus II等EDA工具軟件的使用方法，掌握原理圖輸入設(shè)計(jì)方法、文本輸入設(shè)計(jì)方法開(kāi)發(fā)FPGA的基本流程。掌握VHDL硬件描述語(yǔ)言基本結(jié)構(gòu)及基本語(yǔ)句，熟悉并理解其語(yǔ)法規(guī)則，能用硬件描述語(yǔ)言描述常用的組合邏輯電路及時(shí)序邏輯電路。

　　2. 能力要求：能熟練使用Quartus II等EDA工具軟件;會(huì)用VHDL硬件描述語(yǔ)言描述常用的組合邏輯電路及時(shí)序邏輯電路;具備簡(jiǎn)單數(shù)字系統(tǒng)設(shè)計(jì)與開(kāi)發(fā)的基本能力。

　　二、考試說(shuō)明

　　1.?參考教材

　　《EDA技術(shù)與應(yīng)用》 陳忠平、高金定主編，中國(guó)電力出版社，2013年11月出版。

　　2.?題型及分?jǐn)?shù)比例

　　填空(10%)、判斷(10%)、選擇(20%)、程序閱讀(30%)、簡(jiǎn)單程序設(shè)計(jì)(30%)

　　3.?考試方式：筆試

　　4.?考試用時(shí)：100分鐘。

三、考試內(nèi)容及其要求

　　(一) EDA技術(shù)概述

　　1. 考試內(nèi)容

　　a) EDA技術(shù)的涵義及發(fā)展歷程

　　b) EDA技術(shù)的主要內(nèi)容

　　c) EDA工程的設(shè)計(jì)流程

　　a) 數(shù)字系統(tǒng)的設(shè)計(jì)流程

　　2. 考試要求

　　a) EDA技術(shù)的涵義及發(fā)展歷程

　　識(shí)記: EDA 技術(shù)的涵義。

　　領(lǐng)會(huì): EDA 技術(shù)的發(fā)展歷程。

　　b) EDA技術(shù)的主要內(nèi)容

　　識(shí)記:可編程邏輯器件定義、硬件描述語(yǔ)言HDL。

　　領(lǐng)會(huì): EDA 技術(shù)的主要內(nèi)容

　　c) EDA工程的設(shè)計(jì)流程

　　識(shí)記: FPGA/CPLD 工程設(shè)計(jì)流程。

　　領(lǐng)會(huì):源程序的編輯和編譯;邏輯綜合和優(yōu)化; 目標(biāo)器件的布線、適配; 目標(biāo)器件的編程/下載; 硬件仿真/硬件測(cè)試。

　　d) 數(shù)字系統(tǒng)的設(shè)計(jì)流程

　　識(shí)記:數(shù)字系統(tǒng)的設(shè)計(jì)方法。

　　領(lǐng)會(huì):數(shù)字系統(tǒng)的設(shè)計(jì)準(zhǔn)則。

　　應(yīng)用:數(shù)字系統(tǒng)的設(shè)計(jì)步驟。

　　(二) CPLD/FPGA大規(guī)?？删幊踢壿嬈骷?/p>

　　1. 考試內(nèi)容

　　a) 可編程邏輯器件概述

　　b) CPLD/FPGA結(jié)構(gòu)與工作原理

　　c) CPLD/FPGA的編程與配置

　　d) CPLD與FPGA的比較和選用

　　2. 考試要求

　　a) 可編程邏輯器件概述

　　識(shí)記: PLD 的分類方法

　　領(lǐng)會(huì): PLD的發(fā)展歷程; 常用CPLD和FPGA標(biāo)識(shí)含義。

　　b) CPLD/FPGA結(jié)構(gòu)與工作原理

　　識(shí)記：CPLD結(jié)構(gòu);FPGA結(jié)構(gòu)

　　領(lǐng)會(huì)：CPLD工作原理;FPGA工作原理

　　c) CPLD/FPGA的編程與配置

　　識(shí)記:FPGA的配置流程。

　　領(lǐng)會(huì): CPLD和FPGA的下載接口; CPLD器件的編程電路; FPGA器件的配置電路。

　　d) CPLD與FPGA的比較和選用

　　識(shí)記：CPLD與FPGA的性能比較

　　(三)VHDL硬件描述語(yǔ)言

　　1. 考試內(nèi)容

　　a) 硬件描述語(yǔ)言概述

　　b) VHDL程序結(jié)構(gòu)

　　c) VHDL語(yǔ)言要素

　　d) VHDL順序語(yǔ)句

　　e) VHDL并行語(yǔ)句

　　2.考試要求

　　a) 硬件描述語(yǔ)言概述

　　識(shí)記:常用硬件描述語(yǔ)言對(duì)比。

　　領(lǐng)會(huì):VHDL的主要優(yōu)點(diǎn)。

　　b) VHDL程序結(jié)構(gòu)

　　識(shí)記: VHDL 程序的基本結(jié)構(gòu);

　　領(lǐng)會(huì): VHDL程序的描述風(fēng)格。

　　c) VHDL語(yǔ)言要素

　　識(shí)記: VHDL文字規(guī)則; VHDL數(shù)據(jù)對(duì)象; VHDL數(shù)據(jù)類型; VHDL操作符。

　　d) VHDL順序語(yǔ)句

　　識(shí)記：進(jìn)程語(yǔ)句;賦值語(yǔ)句;IF語(yǔ)句;CASE語(yǔ)句;LOOP語(yǔ)句;NEXT語(yǔ)句;EXIT語(yǔ)句;WAIT語(yǔ)句;子程序調(diào)用語(yǔ)句;RETURN語(yǔ)句;NULL語(yǔ)句。

　　應(yīng)用：進(jìn)程語(yǔ)句;賦值語(yǔ)句;IF語(yǔ)句;CASE語(yǔ)句;LOOP語(yǔ)句;NEXT語(yǔ)句;EXIT語(yǔ)句;WAIT語(yǔ)句;子程序調(diào)用語(yǔ)句;RETURN語(yǔ)句;NULL語(yǔ)句。

　　e) VHDL并行語(yǔ)句

　　識(shí)記：塊語(yǔ)句;并行賦值語(yǔ)句;元件例化語(yǔ)句;類屬映射語(yǔ)句;生成語(yǔ)句。

　　應(yīng)用：塊語(yǔ)句;并行賦值語(yǔ)句;元件例化語(yǔ)句;類屬映射語(yǔ)句;生成語(yǔ)句。

　　(四)Quartus II軟件的使用

　　1.考試內(nèi)容

　　a) Quartus II安裝指南

　　b) Quartus II的原理圖輸入法

　　c) Quartus II的文本輸入法

　　2.考試要求

　　a) Quartus II安裝指南

　　領(lǐng)會(huì): Quartus II安裝一般步驟

　　b) Quartus II的原理圖輸入法

　　應(yīng)用: 使用Quartus II進(jìn)行原理圖文件工程的建立;工程編譯及分析;工程仿真及分析;編程下載及驗(yàn)證步驟。

　　c) Quartus II的文本輸入法

　　應(yīng)用: 使用Quartus II進(jìn)行文本文件工程的建立;工程編譯及分析;工程仿真及分析;編程下載及驗(yàn)證步驟。

　　(五)常用數(shù)字電路的VHDL實(shí)現(xiàn)

　　1.考試內(nèi)容

　　a) 組合邏輯電路的VHDL實(shí)現(xiàn)

　　b) 時(shí)序邏輯電路的VHDL實(shí)現(xiàn)

　　c) 存儲(chǔ)器電路的VHDL實(shí)現(xiàn)

　　d) 狀態(tài)機(jī)的VHDL實(shí)現(xiàn)

　　2.考試要求

　　a) 組合邏輯電路的VHDL實(shí)現(xiàn)

　　領(lǐng)會(huì)：編碼器的工作原理;譯碼器的工作原理;比較器的工作原理;數(shù)據(jù)選擇器的工作原理。

　　應(yīng)用：會(huì)用VHDL語(yǔ)言設(shè)計(jì)編碼器;譯會(huì)用VHDL語(yǔ)言設(shè)計(jì)碼器;會(huì)用VHDL語(yǔ)言設(shè)計(jì)比較器;會(huì)用VHDL語(yǔ)言設(shè)計(jì)數(shù)據(jù)選擇器。

　　b) 時(shí)序邏輯電路的VHDL實(shí)現(xiàn)

　　領(lǐng)會(huì)：觸發(fā)器的工作原理;鎖存器的工作原理;寄存器的工作原理;計(jì)數(shù)器的工作原理;分頻器的工作原理。

　　應(yīng)用：會(huì)用VHDL語(yǔ)言設(shè)計(jì)觸發(fā)器;會(huì)用VHDL語(yǔ)言設(shè)計(jì)鎖存器;會(huì)用VHDL語(yǔ)言設(shè)計(jì)寄存器;會(huì)用VHDL語(yǔ)言設(shè)計(jì)計(jì)數(shù)器;會(huì)用VHDL語(yǔ)言設(shè)計(jì)分頻器。

　　c) 存儲(chǔ)器電路的VHDL實(shí)現(xiàn)

　　領(lǐng)會(huì)：ROM的工作原理;RAM的工作原理;FIFO的工作原理。

　　應(yīng)用：會(huì)用VHDL語(yǔ)言設(shè)計(jì)ROM;會(huì)用VHDL語(yǔ)言設(shè)計(jì)RAM;會(huì)用VHDL語(yǔ)言設(shè)計(jì)FIFO。

　　d) 狀態(tài)機(jī)的VHDL實(shí)現(xiàn)

　　識(shí)記:狀態(tài)機(jī)的基本結(jié)構(gòu); 狀態(tài)機(jī)的編碼方案。

　　應(yīng)用: 一般狀態(tài)機(jī)的VHDL設(shè)計(jì);Moore狀態(tài)機(jī)的VHDL設(shè)計(jì); (3)Mealy狀態(tài)機(jī)的VHDL 設(shè)計(jì)。

以上就是2020年湖南涉外經(jīng)濟(jì)學(xué)院專升本《EDA技術(shù)》考試大綱的內(nèi)容，想要報(bào)考這類專業(yè)的學(xué)生可以參考一下哦，距離2022年湖南專升本考試時(shí)間越來(lái)越近，聽(tīng)起來(lái)三百多天還很長(zhǎng)，其實(shí)時(shí)間過(guò)得非?？欤嘈糯蠹易约阂材芨惺艿玫?，大家現(xiàn)在能做的，就是抓緊時(shí)間復(fù)習(xí)，把不熟悉的知識(shí)點(diǎn)鞏固，把比較匱乏的知識(shí)搞扎實(shí)。這個(gè)時(shí)候，就是在看誰(shuí)比誰(shuí)更努力，誰(shuí)比誰(shuí)學(xué)習(xí)更積極，每天都鞭撻一下自己，每天都進(jìn)步一點(diǎn)，前期越努力，后期才會(huì)越輕松。

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