離2021年湖南涉外經(jīng)濟學(xué)院專升本考試已經(jīng)過去有一段時間了，最近備考專升本考試的同學(xué)都準備得怎么樣了？小編整理了2020年的湖南涉外經(jīng)濟學(xué)院專升本《EDA技術(shù)》考試大綱，希望對大家的復(fù)習(xí)有所幫助。跟著小編看下去吧。

湖南涉外經(jīng)濟學(xué)院2020年“專升本”

《EDA技術(shù)》考試大綱(修訂)

　　一、總體要求

　　1. 知識要求：了解EDA技術(shù)的基本概念、發(fā)展現(xiàn)狀及趨勢。熟悉Quartus II等EDA工具軟件的使用方法，掌握原理圖輸入設(shè)計方法、文本輸入設(shè)計方法開發(fā)FPGA的基本流程。掌握VHDL硬件描述語言基本結(jié)構(gòu)及基本語句，熟悉并理解其語法規(guī)則，能用硬件描述語言描述常用的組合邏輯電路及時序邏輯電路。

　　2. 能力要求：能熟練使用Quartus II等EDA工具軟件;會用VHDL硬件描述語言描述常用的組合邏輯電路及時序邏輯電路;具備簡單數(shù)字系統(tǒng)設(shè)計與開發(fā)的基本能力。

　　二、考試說明

　　1.?參考教材

　　《EDA技術(shù)與應(yīng)用》 陳忠平、高金定主編，中國電力出版社，2013年11月出版。

　　2.?題型及分數(shù)比例

　　填空(10%)、判斷(10%)、選擇(20%)、程序閱讀(30%)、簡單程序設(shè)計(30%)

　　3.?考試方式：筆試

　　4.?考試用時：100分鐘。

三、考試內(nèi)容及其要求

　　(一) EDA技術(shù)概述

　　1. 考試內(nèi)容

　　a) EDA技術(shù)的涵義及發(fā)展歷程

　　b) EDA技術(shù)的主要內(nèi)容

　　c) EDA工程的設(shè)計流程

　　a) 數(shù)字系統(tǒng)的設(shè)計流程

　　2. 考試要求

　　a) EDA技術(shù)的涵義及發(fā)展歷程

　　識記: EDA 技術(shù)的涵義。

　　領(lǐng)會: EDA 技術(shù)的發(fā)展歷程。

　　b) EDA技術(shù)的主要內(nèi)容

　　識記:可編程邏輯器件定義、硬件描述語言HDL。

　　領(lǐng)會: EDA 技術(shù)的主要內(nèi)容

　　c) EDA工程的設(shè)計流程

　　識記: FPGA/CPLD 工程設(shè)計流程。

　　領(lǐng)會:源程序的編輯和編譯;邏輯綜合和優(yōu)化; 目標器件的布線、適配; 目標器件的編程/下載; 硬件仿真/硬件測試。

　　d) 數(shù)字系統(tǒng)的設(shè)計流程

　　識記:數(shù)字系統(tǒng)的設(shè)計方法。

　　領(lǐng)會:數(shù)字系統(tǒng)的設(shè)計準則。

　　應(yīng)用:數(shù)字系統(tǒng)的設(shè)計步驟。

　　(二) CPLD/FPGA大規(guī)?？删幊踢壿嬈骷?/p>

　　1. 考試內(nèi)容

　　a) 可編程邏輯器件概述

　　b) CPLD/FPGA結(jié)構(gòu)與工作原理

　　c) CPLD/FPGA的編程與配置

　　d) CPLD與FPGA的比較和選用

　　2. 考試要求

　　a) 可編程邏輯器件概述

　　識記: PLD 的分類方法

　　領(lǐng)會: PLD的發(fā)展歷程; 常用CPLD和FPGA標識含義。

　　b) CPLD/FPGA結(jié)構(gòu)與工作原理

　　識記：CPLD結(jié)構(gòu);FPGA結(jié)構(gòu)

　　領(lǐng)會：CPLD工作原理;FPGA工作原理

　　c) CPLD/FPGA的編程與配置

　　識記:FPGA的配置流程。

　　領(lǐng)會: CPLD和FPGA的下載接口; CPLD器件的編程電路; FPGA器件的配置電路。

　　d) CPLD與FPGA的比較和選用

　　識記：CPLD與FPGA的性能比較

　　(三)VHDL硬件描述語言

　　1. 考試內(nèi)容

　　a) 硬件描述語言概述

　　b) VHDL程序結(jié)構(gòu)

　　c) VHDL語言要素

　　d) VHDL順序語句

　　e) VHDL并行語句

　　2.考試要求

　　a) 硬件描述語言概述

　　識記:常用硬件描述語言對比。

　　領(lǐng)會:VHDL的主要優(yōu)點。

　　b) VHDL程序結(jié)構(gòu)

　　識記: VHDL 程序的基本結(jié)構(gòu);

　　領(lǐng)會: VHDL程序的描述風格。

　　c) VHDL語言要素

　　識記: VHDL文字規(guī)則; VHDL數(shù)據(jù)對象; VHDL數(shù)據(jù)類型; VHDL操作符。

　　d) VHDL順序語句

　　識記：進程語句;賦值語句;IF語句;CASE語句;LOOP語句;NEXT語句;EXIT語句;WAIT語句;子程序調(diào)用語句;RETURN語句;NULL語句。

　　應(yīng)用：進程語句;賦值語句;IF語句;CASE語句;LOOP語句;NEXT語句;EXIT語句;WAIT語句;子程序調(diào)用語句;RETURN語句;NULL語句。

　　e) VHDL并行語句

　　識記：塊語句;并行賦值語句;元件例化語句;類屬映射語句;生成語句。

　　應(yīng)用：塊語句;并行賦值語句;元件例化語句;類屬映射語句;生成語句。

　　(四)Quartus II軟件的使用

　　1.考試內(nèi)容

　　a) Quartus II安裝指南

　　b) Quartus II的原理圖輸入法

　　c) Quartus II的文本輸入法

　　2.考試要求

　　a) Quartus II安裝指南

　　領(lǐng)會: Quartus II安裝一般步驟

　　b) Quartus II的原理圖輸入法

　　應(yīng)用: 使用Quartus II進行原理圖文件工程的建立;工程編譯及分析;工程仿真及分析;編程下載及驗證步驟。

　　c) Quartus II的文本輸入法

　　應(yīng)用: 使用Quartus II進行文本文件工程的建立;工程編譯及分析;工程仿真及分析;編程下載及驗證步驟。

　　(五)常用數(shù)字電路的VHDL實現(xiàn)

　　1.考試內(nèi)容

　　a) 組合邏輯電路的VHDL實現(xiàn)

　　b) 時序邏輯電路的VHDL實現(xiàn)

　　c) 存儲器電路的VHDL實現(xiàn)

　　d) 狀態(tài)機的VHDL實現(xiàn)

　　2.考試要求

　　a) 組合邏輯電路的VHDL實現(xiàn)

　　領(lǐng)會：編碼器的工作原理;譯碼器的工作原理;比較器的工作原理;數(shù)據(jù)選擇器的工作原理。

　　應(yīng)用：會用VHDL語言設(shè)計編碼器;譯會用VHDL語言設(shè)計碼器;會用VHDL語言設(shè)計比較器;會用VHDL語言設(shè)計數(shù)據(jù)選擇器。

　　b) 時序邏輯電路的VHDL實現(xiàn)

　　領(lǐng)會：觸發(fā)器的工作原理;鎖存器的工作原理;寄存器的工作原理;計數(shù)器的工作原理;分頻器的工作原理。

　　應(yīng)用：會用VHDL語言設(shè)計觸發(fā)器;會用VHDL語言設(shè)計鎖存器;會用VHDL語言設(shè)計寄存器;會用VHDL語言設(shè)計計數(shù)器;會用VHDL語言設(shè)計分頻器。

　　c) 存儲器電路的VHDL實現(xiàn)

　　領(lǐng)會：ROM的工作原理;RAM的工作原理;FIFO的工作原理。

　　應(yīng)用：會用VHDL語言設(shè)計ROM;會用VHDL語言設(shè)計RAM;會用VHDL語言設(shè)計FIFO。

　　d) 狀態(tài)機的VHDL實現(xiàn)

　　識記:狀態(tài)機的基本結(jié)構(gòu); 狀態(tài)機的編碼方案。

　　應(yīng)用: 一般狀態(tài)機的VHDL設(shè)計;Moore狀態(tài)機的VHDL設(shè)計; (3)Mealy狀態(tài)機的VHDL 設(shè)計。

以上就是2020年湖南涉外經(jīng)濟學(xué)院專升本《EDA技術(shù)》考試大綱的內(nèi)容，想要報考這類專業(yè)的學(xué)生可以參考一下哦，距離2022年湖南專升本考試時間越來越近，聽起來三百多天還很長，其實時間過得非?？欤嘈糯蠹易约阂材芨惺艿玫?，大家現(xiàn)在能做的，就是抓緊時間復(fù)習(xí)，把不熟悉的知識點鞏固，把比較匱乏的知識搞扎實。這個時候，就是在看誰比誰更努力，誰比誰學(xué)習(xí)更積極，每天都鞭撻一下自己，每天都進步一點，前期越努力，后期才會越輕松。

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